Analysis and design of an 80 Gbit/sec clock and data recovery prototype

La demande croissante de toujours plus de débit pour les télécommunications entraine une augmentation de la fréquence de fonctionnement des liaisons séries. Cette demande se retrouve aussi dans les systèmes embarqués du fait de l'augmentation des performances des composants et périphériques. Afin de s'assurer que le train de données est bien réceptionné, un circuit de restitution d'horloge et de données est placé avant tout traitement du coté du récepteur. Dans ce contexte, les activités de recherche présentées dans cette thèse se concentrent sur la conception d'une CDR (Clock and Data Recovery). Nous détaillerons le comparateur de phase qui joue un rôle critique dans un tel système. Cette thèse présente un comparateur de phase ayant comme avantage d'avoir une mode de fenêtrage et une fréquence de fonctionnement réduite. La topologie spéciale utilisée pour la CDR est décrite, et la théorie relative aux oscillateurs verrouillés en injection est expliquée. L'essentiel du travail de recherche s'est concentrée sur la conception et le layout d'une restitution d'horloge dans le domaine millimétrique, à 80 Gbps. Pour cela plusieurs prototypes ont été réalisés en technologie BiCMOS 130 nm de STMicrolectronics.The increasing bandwidth demand for telecommunication leads to an important rise of serial link operating frequencies. This demand is also present in embedded systems with the growth of devices and peripherals performances. To ensure the data stream is well recovered, a clock and data recovery (CDR) circuit is placed before any logical blocks on the receiver side. The research activities presented in this thesis are related to the design of such a CDR. The phase detector plays a critical role in the CDR circuit and is specially studied. This thesis presents a phase comparator that provides an enhancement by introducing a windowed mode and reducing its operating frequency. The used CDR has a special topology, which is described, and the injection locked oscillator theory is explained. Most of the research of this study has focused on the design and layout of a 80 Gbps CDR. Several prototypes are realized in 130 nm SiGe process from STMicroelectronics.BORDEAUX1-Bib.electronique (335229901) / SudocSudocFranceF

Contribution à la conception d'un récepteur mobile failble coût et faible consommation dans la bande Ku pour le standard DVB-S

Cette thèse présente une étude de faisabilité d'un récepteur faible coût et faible consommation pour l'extension du standard DVS-S à la mobilité. L'objectif de ce projet est de proposer de solutions pour lever les verrous technologiques quant à la réalisation d'un tel système en technologie CMOS 65 nm. Ce manuscrit de thèse articulé autour de quatre chapitres décrit toutes les étapes depuis la définition des spécifications du réseau d'antennes et de la chaîne de réception jusqu'à la présentation de leurs performances, en passant par l'étude de leurs architectures et de la conception des différents blocs. Suite à l'étude au niveau système et au bilan de liaison, le démonstrateur envisagé est constitué d'un réseau d'antennes (huit sous-réseaux de huit antennes microruban) suivi de la mise en parallèle de huit chemins unitaires pour satisfaire les exigences (Gain, facteur de bruit, rapport signal-à-bruit...) de l'application visée. Ce travail a abouti à la démonstration de la faisabilité d'une architecture innovante. Par ailleurs, nous avons aussi démontré sa non-application pour le standard DVB-S en raison des limitations en bruit de la technologie CMOS. Cependant des pistes existent pour améliorer le rapport signal-à-bruit du démonstrateur, à savoir l'utilisation d'un LNA (Low Noise Amplifier) avec une technologie compétitive en bruit et/ou d'un traitement du signal après la démodulation en bande par un processeur analogique.This work focuses on the faisability of a low cost and low power receiver in order to extend the DVB-S standard to mobility. The objective of this project is to suggest solutions to overcome technological bottlenecks fot the realization of such a demonstrator with 65 nm CMOS technology. This report composed of four chapters, describes all steps from the specification definition to the performances of the antenna array and the receiver through the architecture study and the different blocks design. [...]BORDEAUX1-Bib.electronique (335229901) / SudocSudocFranceF

A 3.2 GHz Injection-Locked Ring Oscillator-Based Phase-Locked-Loop for Clock Recovery

An injection-locked ring oscillator-based phase-locked-loop targeting clock recovery for space application at 3.2 GHz is presented here. Most clock recovery circuits need a very low phase noise and jitter performance and are thus based on LC-type oscillators. These excellent performances come at the expense of a very poor integration density. To alleviate this issue, this work introduces an injection-locked ring oscillator-based PLL circuit. The combination of the injection-locking process with the use of ring oscillators allows for the benefit of excellent jitter performance while presenting an extremely low surface area due to an architecture without any inductor. The injection locking principle is addressed, and evidence of its phase noise and jitter improvements are confirmed through measurement results. Indeed, phase noise and jitter enhancements up to 43 dB and 23.3 mUI, respectively, were measured. As intended, this work shows the best integration density compared to recent similar state-of-the-art studies. The whole architecture measures 0.1 mm2 while consuming 34.6 mW in a low-cost 180 nm CMOS technology

Multilayer spintronic neural networks with radio-frequency connections

Spintronic nano-synapses and nano-neurons perform complex cognitive computations with high accuracy thanks to their rich, reproducible and controllable magnetization dynamics. These dynamical nanodevices could transform artificial intelligence hardware, provided that they implement state-of-the art deep neural networks. However, there is today no scalable way to connect them in multilayers. Here we show that the flagship nano-components of spintronics, magnetic tunnel junctions, can be connected into multilayer neural networks where they implement both synapses and neurons thanks to their magnetization dynamics, and communicate by processing, transmitting and receiving radio frequency (RF) signals. We build a hardware spintronic neural network composed of nine magnetic tunnel junctions connected in two layers, and show that it natively classifies nonlinearly-separable RF inputs with an accuracy of 97.7%. Using physical simulations, we demonstrate that a large network of nanoscale junctions can achieve state-of the-art identification of drones from their RF transmissions, without digitization, and consuming only a few milliwatts, which is a gain of more than four orders of magnitude in power consumption compared to currently used techniques. This study lays the foundation for deep, dynamical, spintronic neural networks

Contribution à la réalisation d'un oscillateur push-push 80GHz synchronisé par un signal subharmonique pour des applications radars anticollisions

Ce travail de thèse s inscrit dans le cadre d un projet Français VéLo qui est une collaboration entre l industriel STMicroelectronics et plusieurs laboratoires dont les laboratoires IMS-bordeaux et LAAS. Le but du projet est de concevoir un prototype de radar anticollision millimétrique. Dans ce travail un synthétiseur de fréquence est implémenté. Ce dernier sera intégré dans la chaine de réception du démonstrateur. Une étude bibliographique des architectures classiques de système de radiocommunication a été réalisée. Des exemples d architectures rencontrées dans le domaine millimétrique ont été étudiés.L objet principal de cette thèse est l étude des oscillateurs synchronisés par injection ILO. L objectif est de réaliser un oscillateur verrouillé par injection qui sera piloté par un oscillateur de fréquence plus basse possédant des caractéristiques de stabilité et de bruit meilleures.Dans ce travail de thèse, le mécanisme de verrouillage des oscillateurs par injection a été décrit. Un modèle de synchronisation par injection série, basé sur la théorie de Huntoon Weiss et inspiré du travail de Badets réalisé sur les oscillateurs synchrones verrouillés par injection parallèle, est proposé. La théorie établie a permis d exprimer la plage de synchronisation en fonction de la topologie utilisée et des composants de la structure. La validité de la théorie a été évaluée par la simulation de la structure. Les résultats présentés montrent une bonne concordance entre la simulation et la théorie et permettent de valider le principe de synchronisation par injection. La faisabilité de l intégration d un ILO millimétrique synchronisé par l harmonique d un signal de référence de fréquence plus basse a été démontrée expérimentalement. Le synthétiseur de fréquence est réalisé en technologie BiCMOS 130nm pour des applications millimétriques de STMicroelectronics. Ce dernier opère dans une plage de 2GHz autour de la fréquence 82,5GHz. Les performances en bruit du synthétiseur sont satisfaisantes. Le bruit de phase de l ILO recopie celui du signal injecté. Les équipements de mesures utilisés, le bruit de phase de l oscillateur atteint des valeurs inférieures à -110dBc/Hz à 1MHz de la porteuse.This thesis is a part of a French project "VELO". The project is collaboration between STMicroelectronics and several laboratories including IMS-Bordeaux and LAAS laboratories. The aim of this project is to achieve a prototype of millimeter anti-collision radar. In this work a frequency synthesizer is implemented. This circuit will be incorporated in the reception chain of the demonstrator. A bibliographical study of classical architecture was completed. Examples of architectures encountered in the millimeter frequency range have been studied. The purpose of this thesis is to study the phenomena of synchronization in oscillators. The objective is to design an injection locked oscillator ILO driven by another oscillator, the second oscillator operates at lower frequency and offers better stability and noise characteristics.In this thesis, the injection locking mechanism of the oscillators has been described. A model of synchronization by series injection is proposed. The model is based on the theory of Huntoon and Weiss and inspired by Badets work performed on parallel injection. The theory expresses the synchronized frequency range depending on the used topology and the values of the components. The validity of the theory was evaluated by simulation. The results show good agreement between simulation and theory and validate the principle of synchronization by injection.The feasibility of a millimeter ILO synchronized by the harmonic of a reference signal operating at lower frequency has been demonstrated experimentally. The synthesizer was implemented in BiCMOS technology for 130nm applications millimeter of STMicroelectronics. The oscillator operates at 82.5 GHz and performs a frequency range of 2GHz. The noise performance of the synthesizer is satisfactory. The phase noise of the ILO depends on the reference phase noise, and reaches values of -110dBc/Hz at 1MHz from the carrier frequency.BORDEAUX1-Bib.electronique (335229901) / SudocSudocFranceF

Conception de circuits radiofréquences en technologies CMOS - sub-microniques pour applications ultra-larges bandes et millimétriques

L'activité de recherche scientifique effectuée dans le cadre de mon doctorat de sciences s'est déroulée dans le secteur de la conception de circuits intégrés radiofréquences pour des systèmes ultra-wideband (UWB) et aux ondes millimétriques, et s'est articulée comme suit: (i) circuits intégrés radiofréquences pour émetteur-récepteurbasse puissance pour réseaux locaux wireless; (ii) radar UWB complètement intégré pour la surveillance cardio-pulmonaire en technologie 90nm CMOS; (iii) amplificateurs faible bruit (LNA) à 60 GHz en technologie standard 65nm CMOS.The research activity carried out during this PhD consists on the design of radio- frequency integrated circuits, for ultra-wideband (UWB) and millimeter-wave sys- tems, and covers the following topics: (i) radio-frequency integrated circuits for low-power transceivers for wireless local networks; (ii) fully integrated UWB radar for cardio-pulmonary monitoring in 90nm CMOS technology; (iii) 60-GHz low noise amplifer (LNA) in 65nm CMOS technology.BORDEAUX1-Bib.electronique (335229901) / SudocSudocFranceF

Agile bandpass sampling RF receivers for low power applications

Les nouveaux besoins en communications sans fil pussent le développement de systèmes de transmission RF en termes the reconfigurabilité, multistandard et à basse consommation. Ces travaux de thèse font l objet de la proposition d une nouvelle architecture de réception capable d adresser ces aspects dans le contexte des réseaux WPAN. La technique de sous échantillonnage (BPS-Bandpass Sampling) est appliquée et permet d exploiter et certain nombre d avantages liées au traitement du signal à Temps Discret (DT-Discrete Time signal processing), notamment le filtrage et la décimation. Si comparées à la Radio Logicielle, ces techniques permettent de relâcher les contraintes liées aux ADCs en maintenant des caractéristiques multistandard et de reconfigurabilité. Un simulateur dans le domaine fréquentiel large bande a été développé sous MATLAB pour répondre à des limitations au niveau système comme par exemple le repliement spectral et le produit gain bande. En addition avec une nouvelle méthode de conception système, cet outil permet de séparer les différentes contraintes des blocs pour la définition d un plan de fréquence et the filtrage optimaux. La séparation des différentes contributions dans la dégradation du SNDR (notamment le bruit thermique, bruit de phase, non linéarité et le repliement), permet de relâcher de spécifications critiques liées à la consommation de puissance. L architecture à sous échantillonnage proposée dans la thèse est résultat d une comparaison quantitative des différentes architectures à sous échantillonnage, tout en appliquant la méthode et l outil de conception système développés. Des aspects comme l optimisation du filtrage entre les techniques à temps continu et temps discret et le plan de fréquence associé, permettent de trouve l architecture qui représente le meilleur compromis entre la consommation électrique et l agilité, dans le contexte voulu. Le bloc de filtrage à temps discret est identifié comme étant critique, et une étude sur les limitations d implémentation circuit est menée. Des effets come les capacités parasites, l imparité entre les capacités, le bruit du commutateur, la non linéarité, le gain finit de Ampli OP, sont évalués à travers d une simulation comportementale en VHDL-AMS. On observe la robustesse des circuits orientés temps discret par rapport les contraintes des nouvelles technologies intégrés. Finalement, le système est spécifié en termes de bruit de phase, qui peuvent représenter jusqu à 30% de la consommation en puissance. Dans ce but, une nouvelle méthode numérique est proposée pour être capable d évaluer le rapport signal sur distorsion due au jitter SDjR dans le processus de sous échantillonnage. En plus, une conclusion non intuitive est survenue de cette étude, où on que réduire la fréquence d échantillonnage n augmente pas les contraintes en termes de jitter pour le système. L architecture proposée issue de cette étude est sujet d un développement circuit pour la validation du concept.New needs on wireless communications pushes the development in terms reconfigurable, multistandards and low power radio systems. The objective of this work is to propose and design new receiver architecture capable of addressing these aspects in the context of the WPAN networks. The technique of Bandpass Sampling (BPS) is applied and permits to exploit a certain number of advantages linked to the discrete time (DT) signal processing, notably filtering and decimation. Compared to the Software-defined Radio (SDR), these techniques permit to relax the ADC constraints while keeping the multi standard and reconfigurable features. A wide band system level simulation tool is developed using MATLAB platform to overcome system level limitations such spectral aliasing and gain bandwidth product. In addition to a new system design method, the tool helps separating the blocks constraints and defining the optimum frequency plan and filtering. Separating the different contributions on the SNDR degradation (noise, phase noise, non linearity, and aliasing), critical specifications for power consumption can be relaxed. The proposed BPS architecture on the thesis is a result of a quantitative comparison of different BPS architectures, applying the system design method and tool. Aspects such filtering optimization between continuous and discrete time filtering and the associated frequency plan permitted to find the architecture which represents the best trade-off between power consumption and agility on the aimed context. The DT filtering block is therefore identified as critical block, which a study on the circuit implementation limitations is carried out. Effects such parasitic capacitances and capacitance mismatch, switch noise, non linear distortion, finite gain OTA, are evaluated through VHDL-AMS modelling. It is observed the robustness of discrete time oriented circuits. Finally, phase noise specifications are given considering that frequency synthesis circuits may represent up to 30% of the power consumption. For that goal, a new numerical method is proposed, capable of evaluating the signal to jitter distortion ratio SDjR on the BPS process. Moreover, a non intuitive conclusion is given, where reducing the sampling frequency does not increase the constraints in terms of jitter. The proposed architecture issue from this study is in stage of circuit level design in the project team of LETI for final proof of concept.BORDEAUX1-Bib.electronique (335229901) / SudocSudocFranceF

Contribution à l'étude et à la réalisation d'un frontal radiofréquence analogique en temps discrets pour la radio-logicielle intégrale

Le concept de Radio Logicielle propose d intégrer en un seul circuit un émetteur / récepteur RF capable d émettre et de recevoir n importe quel signal RF. Cependant, ce concept doit a?ronter des contraintes technologiques dans le cas des terminaux mobiles. La contrainte principale est la consommation de puissance du terminal. En e?et, la conversion analogique numérique qui est la clé de ce système en est aussi le principal verrou technique. Cette thèse présente une architecture de récepteur en rupture avec les architectures classiques a?n de surmonter le problème de la conversion analogique numérique. Il s agit d un processeur analogique de traitement du signal dédié à la Radio Logicielle intégrale dans la gamme de fréquence 0 à 5GHz. Sa conception et les mesures d un prototype sont présentées.Many technological bottlenecks prevent from realizing a Software Radio (SR) mobile terminal. The old way of building radio architectures is over due to the numerous communication standards a single handeld terminal have to address nowadays. This thesis exposes a disruptive SR receiver: a Sampled Analog Signal Processor (SASP) is designed and brought into play to perform downconversion and channel presort. It processes analog voltage samples in order to recover in baseband any RF signal emitted from 0 to 5GHz. An analog Fast Fourier Transform achieves both frequency shifting and ?ltering. A prototype using 65nm CMOS technology from STMicroelectronics is here presented and measured.BORDEAUX1-Bib.electronique (335229901) / SudocSudocFranceF

Génération de fréquences pour applications millimétrique et satellite

Cette thèse se concentre sur la conception de circuits intégrés radio fréquence en technologie CMOS. En particulier, l effort est axé sur les circuits pour la synthèse de fréquence (boucles à verrouillage de phase) pour les émetteurs/récepteurs. L attention se concentre sur la conception des blocs critiques comme les oscillateurs contrôlé en tension(VCO) et les diviseurs de fréquence. La première partie de la thèse présente des directives pour la conception de VCO à résonateur LC à résistance négative et la conception d un oscillateur en quadrature contrôlé en tension (QVCO) à 15GHz. Ce dernier représente la contribution à la réalisation d un synthétiseur de fréquence à 15GHz en technologie CMOS 130 nm pour des applications satellites réalisé en collaboration avec Polytech Nice (Sophia Antipolis, France). La deuxième partie de la thèse montre la contribution à la réalisation d un synthétiseur de fréquence 60GHz en technologie CMOS 65 nm, en collaboration avec le laboratoire LAAS (Toulouse, France) pour les réseaux haut débit sans fil et à courte distance WPAN. Une attention particulière a été portée sur la conception des blocs fonctionnant des les bandes millimétriques tel que l oscillateur et les deux premiers blocs de la chaine de division.En ce qui concerne les diviseurs de fréquence, deux topologies à injection ont été utilisées pour leur efficacité et leur basse consommation. Le prédiviseur a été conçu avec une topologie oscillateur à résonateur LC synchronisé suivi d un oscillateur en anneau synchronisé. Le VCO a une topologie à résistance négative. Tous les circuits ci-dessus ont été réalisés et testée avec succès.The research activities presented in this thesis are related to the design of analog CMOS Radio Frequency Integrated Circuits. In particular the effort was focused on frequency synthesizers (Phase-Locked Loop) for transceiver. This work especially deals with critical blocks such as Voltage Controlled Oscillator (VCO) and Frequency Dividers.The first part of the thesis reports the design guidelines of a negative resistance LC-tank VCO and the design of a 15GHz Quadrature Voltage Controlled Oscillator. This represents the contributions to the realizations of a Phase-Locked Loop (PLL) realization in CMOS 130 nm technology for satellite applications in collaborations with the Polytech Nice Sophia laboratory in France. The second part of this work reports the design contribution of a 60GHz Phase-Locked Loop in 65 nm CMOS technology for Wireless Personal Area Network (WPAN) applications in collaboration with the LAAS laboratory (Toulouse, France). In particular the design efforts were devote to the blocks working at millimeter Wave (mmW) frequency such as VCO and Frequency Divider (FD). Concerning the Frequency Dividers the Injection-Locked topology was selected for the sake of its high frequency and low power characteristics. In particular the prescaler is an Injection-Locked LC-tank Frequency Divider (ILLCFD) followed by an Injection-Locked Ring Oscillator Frequency Divider (ILROFD). For the VCO the negative resistance design approach has been employed.All cited circuits have been implemented and succesfully tested.BORDEAUX1-Bib.electronique (335229901) / SudocSudocFranceF

Generation of Colored Noise Patterns with Gaussian Jitter Distribution

International audienc